（設計技術統括部）Senior DFT Engineer
- 職務内容
- Team: Enablement Team – Technology Development
Job Description
We are seeking a highly motivated and experienced Senior DFT Engineer to join our Enablement Team supporting the development of advanced semiconductor process technologies at the 2nm node and beyond. You will lead the Design-for-Test (DFT) implementation of large-scale test chips that are critical for enabling and validating our next-generation manufacturing processes.
In this role, you will focus on scan insertion, ATPG, memory BIST, and other DFT methodologies, while also supporting yield analysis and EDA tool collaboration to improve design quality and test efficiency. You will work closely with RTL designers, physical design teams, process integration engineers, and EDA partners to ensure robust DFT infrastructure across our global sites.
Responsibilities
• Define and implement DFT architectures for technology development test chips, focusing on scan, boundary scan, and memory BIST.
• Function and timing verification of implemented DFT circuit, evaluate test coverage with DFT simulation (ATPG, BIST, Fault simuation).
• Propose the best test solution with analysis among test coverage, test cost, test time
• Collaborate with design teams to integrate DFT features from RTL through physical implementation.
• Develop and validate ATPG and MBIST patterns; support test bring-up and debug on silicon.
• Analyze test data from silicon to identify systematic issues and improve process yield.
• Engage with EDA vendors to evaluate and improve DFT tools and methodologies for advanced nodes.
• Document best practices and contribute to the enablement of scalable DFT flows across future technology nodes.
• Support cross-functional teams spanning design, process, product engineering, and reliability. - 応募資格/応募条件
- Minimum Qualifications
• MS or PhD in Electrical Engineering, Computer Engineering, or a related field.
• 5+ years of experience in DFT development, preferably including advanced node designs or large-scale test chips.
• Strong expertise in scan-based DFT, ATPG, compression, and memory BIST techniques.
• Hands-on experience with commercial DFT tools (e.g., Synopsys TestMax, Siemens Tessent, Cadence Modus).
• Understanding of RTL-to-GDS flows and DFT timing considerations.
• Practical experience in silicon bring-up, failure analysis, and yield improvement.
• Excellent communication skills and the ability to work in a cross-site, cross-functional team.
Preferred Qualifications
• Experience with DFT implementation for sub-5nm technologies.
• Experience with DFT implementation for chiplet SOCs.
• Familiarity with data analysis tools and methodologies used in yield learning.
• Strong scripting ability (Python, Tcl, Perl) for automation of DFT and test flows.
• Knowledge of test chip development for process technology enablement.
• Japanese language proficiency is a plus but not required. - 雇用形態
- 正社員
【試用期間】 3ヶ月（※労働条件は本採用と同じです） - 給与
- スキル・ご経験によって応相談
- 昇給
- 有
- 勤務地
- Albany, New York, Santa Clara, California, Tokyo, Japan, or Chitose, Japan
- 勤務時間
- フレックスタイム制（フルフレックス）
※1日の標準労働時間 7時間30分
※標準労働時間帯 9:00～17:30（休憩60分）東京
※標準労働時間帯 8:30～17:00（休憩60分）千歳 - 休日休暇
- ・完全週休2日制（土・日）、国民の祝日
・年次有給休暇（20日 入社初年度は入社した月に応じる日数の年次有給休暇を付与する）
・創立記念日（8/10）
・年末年始休暇
・慶弔休暇
・産前・産後休暇
・育児休暇
・介護休暇
※年間休日 128日 - 加入保険
- ・健康保険
・厚生年金
・雇用保険
・労災保険 - 待遇・手当
- ・通勤手当
・残業手当
- 各種制度
- OJTでの研修教育を想定
- 応募書類
- 履歴書、職務経歴書
- その他
- 屋内完全禁煙により受動喫煙対策を実施
- 選考プロセス
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以下はモデルケースですので、面接回数など若干変更する場合もあります。
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STEP 1Webエントリー
エントリーフォームよりご応募ください。
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STEP 2書類選考
いただいた情報をもとに選考を行います。
※合否に関わらず選考結果をご連絡します。 -
STEP 3一次面接
オンラインにて実施します。
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STEP 4最終面接
対面にて実施します。確認事項あり。
※ポジションによっては、面接回数が2回とは限りません。 -
STEP 5内定
※応募の秘密は厳守いたします。
※本情報は選考の目的以外には一切使用いたしません。
※書類審査～内定まで最短で2～3週間程度かかります。
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- お問い合わせ
- Rapidus株式会社
東京都千代田区麹町4丁目1番地 麹町ダイヤモンドビル 11階
採用担当
